十多年來，半導(dǎo)體行業(yè)正在對一種新的晶體管類型進行首次重大改變，朝著稱為環(huán)柵 (GAA) FET 的下一代結(jié)構(gòu)邁進。

　　盡管 GAA 晶體管尚未出貨，但許多行業(yè)專家想知道這項技術(shù)將交付多長時間 - 以及將從那里接管的新架構(gòu)。根據(jù)各種路線圖，除非出現(xiàn)重大延誤，否則今天的 GAA 結(jié)構(gòu)應(yīng)該在產(chǎn)品的三個技術(shù)節(jié)點耗盡之前執(zhí)行和擴展。

　　除此之外，業(yè)界正在評估幾種晶體管候選者，但每一個都存在技術(shù)差距。即使是開發(fā)一種候選產(chǎn)品以成功將 CMOS FET 延長十年，也需要大量資源和創(chuàng)新。

　　不過，從短期來看，該行業(yè)有一條向性能最高的芯片遷移的明確路徑。傳統(tǒng)上，為了推進新芯片，IC 供應(yīng)商會開發(fā)一種片上系統(tǒng) (SoC)，然后在每一代設(shè)備上塞入更多晶體管。晶體管是芯片中的關(guān)鍵組成部分，其作用類似于設(shè)備中的開關(guān)。

　　這個公式稱為芯片縮放，只要業(yè)界能夠開發(fā)出新的更快的晶體管，這些晶體管消耗相同或更低的功率，每個芯片的成本大致相同。自 2011 年以來，供應(yīng)商一直在銷售基于一種先進晶體管類型的芯片——finFET。然而，finFET 將很快接近其極限，這促使 3nm 和/或 2nm 工藝節(jié)點需要新技術(shù)。（節(jié)點是指一代技術(shù)的性能規(guī)范、工藝技術(shù)和設(shè)計規(guī)則。工藝技術(shù)是用于在晶圓廠制造芯片的配方。芯片行業(yè)開始將超過 2nm 的節(jié)點稱為埃節(jié)點。）

　　在 2nm 和3nm，領(lǐng)先的代工廠及其客戶最終將遷移到稱為納米片 FET 的 GAA 晶體管類型。GAA FET 以比 finFET 更低的功率提供更高的性能，但它們的設(shè)計和制造成本更高。

　　圖 1：平面晶體管、FinFET與GAA FET

　　工程師們知道，即使是今天的 GAA 設(shè)計最終也會遇到性能限制。該行業(yè)正在通過評估 2nm 以外的幾種未來晶體管類型來提前規(guī)劃，包括 2D 器件、碳納米管 FET、CFET、叉板 FET 和垂直傳輸 FET。到目前為止，關(guān)于 2nm 的共識很少。

　　雖然這些新穎的結(jié)構(gòu)可以提供驚人的電氣特性，但它們很難制造。結(jié)果，大多數(shù)人永遠不會從實驗室搬到晶圓廠。實際上，業(yè)界只能支持一個晶體管候選者。

　　這不是唯一的考慮?！埃ㄎ覀冇校┬碌木w管架構(gòu)，”英特爾高級總監(jiān)兼首席工程師林忠勛在最近的 IEDM 會議上發(fā)表演講時說?！俺司w管方面的技術(shù)外，還涉及到新的架構(gòu)，例如新的電力輸送系統(tǒng)。此外，還有包裝，它很受歡迎且很重要?！?/p>

　　事實上，小芯片是一種先進的封裝形式，由于多種原因引起了轟動。使用小芯片，裸片設(shè)計被分解成更小的裸片，一旦制造和分割，它們就會重新聚合成一個先進的封裝。小芯片方法加快了上市時間，提高了產(chǎn)量，并可能降低了成本。隨著間距縮放變得更加困難和昂貴，堆疊小芯片設(shè)計成為特定高性能應(yīng)用的引人注目的解決方案。

　　總而言之，優(yōu)化從晶體管到系統(tǒng)的性能的整體方法對于保持行業(yè)的性能步伐變得必要。

　　圖 2：從 nm 到 ? 的邏輯縮放路線圖，來源：Imec

　　晶體管問題

　　幾十年來，IC 行業(yè)遵循相同的基本公式。每隔 18 到 24 個月，芯片制造商就會推出一種晶體管密度更高的新工藝技術(shù)，從而降低每個晶體管的成本。在每個節(jié)點上，芯片制造商將晶體管規(guī)格擴大了 0.7 倍，使業(yè)界能夠以相同的功率提供 40% 的性能提升和 50% 的面積減少。芯片縮放為我們的大多數(shù)新電子產(chǎn)品提供燃料，這些產(chǎn)品以更少的能量以更高的速度執(zhí)行越來越多的功能。

　　使用平面晶體管，半導(dǎo)體行業(yè)在每個技術(shù)節(jié)點使用先進的光刻工具和其他工藝增強技術(shù)推進了各種工藝節(jié)點。然后在 2011 年左右，當平面晶體管遭受短溝道效應(yīng)時，該行業(yè)在 20nm 技術(shù)上遇到了障礙?！袄?，即使本應(yīng)關(guān)閉流量，電流也可能在源極和漏極之間泄漏，”Lam Research 大學(xué)項目主任 Nerissa Draeger 說。

　　平面晶體管仍針對 22nm 及以上的芯片進行了優(yōu)化，但該行業(yè)需要一種新的解決方案。英特爾于 2011 年開始在 22nm 節(jié)點制造 finFET 晶體管。代工廠后來轉(zhuǎn)移到 16nm/14nm 的 finFET。

　　FinFET 與平面晶體管相比具有幾個優(yōu)點。“與以前的平面晶體管相比，由柵極在三個側(cè)面接觸的鰭片可以更好地控制鰭片內(nèi)形成的通道，”Draeger 說。

　　在晶圓廠中使用各種工藝步驟，芯片制造商已將 finFET 縮小并擴展到 7nm 和 5nm，從而實現(xiàn)新的高性能芯片。

　　然而，許多芯片不需要 finFET。數(shù)字芯片以及模擬、射頻和其他設(shè)備仍然使用平面晶體管。他們都在蓬勃發(fā)展。例如，28nm 平面產(chǎn)品仍然是按節(jié)點計算的最大市場之一。

　　例如，聯(lián)華電子在最近一個季度的 28nm 技術(shù)收入增長了 75%。“75% 的收入同比增長反映了與 5G、物聯(lián)網(wǎng)和汽車相關(guān)的強勁芯片需求，”聯(lián)電聯(lián)席總裁 Jason Wang 表示。

　　與此同時，在前沿，芯片微縮面臨著特殊的挑戰(zhàn)。在 7nm 及以下，靜態(tài)泄漏已成為問題，功率和性能優(yōu)勢開始減弱。目前，性能提升在 15% 到 20% 的范圍內(nèi)。

　　當 finFET 的鰭寬達到 5nm（在 3nm 節(jié)點附近）時，接觸多晶硅間距 (CPP) 達到大約 45nm 的極限，金屬間距為 22nm。CPP 是分隔相鄰柵極觸點中心的距離。

　　盡管如此，該行業(yè)仍需要 5nm 以上的更快芯片。D2S 首席執(zhí)行官 Aki Fujimura 表示：“即使現(xiàn)在，我們也可以使用 10 倍以上的計算能力。” “天氣預(yù)報、比特幣挖礦或深度學(xué)習等重度模擬正在推動對 3nm 及以上技術(shù)的需求。幸運的是，我們將繼續(xù)擴大規(guī)模，盡管摩爾定律正在發(fā)生變化。”

　　即將推出：GAA FET、chiplets

　　如今，英特爾、三星和臺積電正在開發(fā) 3nm 工藝，并且有幾家公司正在使用該技術(shù)開發(fā)芯片。

　　這是一項昂貴的努力?！霸O(shè)計 28nm 芯片的平均成本為 4000 萬美元，”IBS 首席執(zhí)行官 Handel Jones 說。“相比之下，設(shè)計 7nm 芯片的成本為 2.17 億美元，設(shè)計 5nm 器件的成本為 4.16 億美元。3nm 設(shè)計將耗資高達 5.9 億美元?！?/p>

　　此外，代工客戶在 3nm 面臨著艱難的選擇。與以前的節(jié)點不同，芯片制造商遵循相同的晶體管路徑，代工供應(yīng)商正在開發(fā)不同的 3nm 技術(shù)。三星計劃從 5nm 節(jié)點的 finFET 遷移到 3nm 節(jié)點的 GAA。相比之下，英特爾和臺積電計劃在 3nm 擴展 finFET，然后在 2nm 轉(zhuǎn)移到 GAA。

　　三星和臺積電已宣布打算在 2022 年下半年擴大其 3nm 工藝，這比預(yù)期的稍晚。“兩家公司在 3nm 方面都有一些延遲，”Gartner 分析師 Samuel Wang 說?！?nm 的斜坡將比之前的節(jié)點花費更長的時間?！?/p>

　　盡管如此，每家公司都有不同的理念。例如，通過將 finFET 擴展到 3nm，臺積電表示其客戶可以開發(fā) 3nm 設(shè)計，而無需遷移到新的晶體管類型，從而降低風險。

　　臺積電的 5nm 和 3nm 工藝都是基于 finFET，但它們是不同的。臺積電的 3nm 是其 5nm 平臺的全尺寸版本，但復(fù)雜度更高。

　　相比之下，三星希望在 GAA 時代的競爭中獲得一席之地。該公司宣布將在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”將在 2023 年出貨。

　　這將使三星在競爭中領(lǐng)先?！芭_積電最有可能擁有基于GAA的2nm，目標是在2025年生產(chǎn)。英特爾的20A工藝，即2nm，是GAA。計劃于2024年發(fā)射，”王說。

　　所有領(lǐng)先的芯片制造商都在開發(fā)一種流行的 GAA 晶體管——納米片 FET（英特爾稱其為 RibbonFET。）納米片 FET 是一種旋轉(zhuǎn) 90 度的 finFET，從而形成水平堆疊的鰭片，其間有垂直柵極材料每個鰭。每個鰭片都像一張紙，是一個通道。

　　從表面上看，3nm finFET 和納米片之間的微縮優(yōu)勢似乎很小。根據(jù)分析師的估計，兩者都提供具有 22nm 金屬間距的 48nm CPP。

　　盡管如此，納米片結(jié)構(gòu)仍具有顯著優(yōu)勢?！癎ate-all-around 或 GAA 晶體管是一種改進的晶體管結(jié)構(gòu)，其中柵極從四面八方接觸溝道并實現(xiàn)持續(xù)縮放，”Lam 的 Draeger 解釋說?！斑@提供了相對于 finFET 改進的通道控制?！?/p>

　　相比之下，使用 finFET，器件的寬度是量化的。在納米片中，設(shè)計師可以改變片的寬度。更寬的板材提供更多的驅(qū)動電流和性能。較窄的納米片具有較小的驅(qū)動電流，但占用的面積較小。

　　納米片的一個缺點是由于硅基溝道中的空穴遷移率低而導(dǎo)致 pFET 性能低下。

　　IBM 在 IEDM 上描述了該問題的一種解決方案，即使用壓縮應(yīng)變硅鍺 (SiGe) 溝道材料的 pFET。IBM 高級工程經(jīng)理 Ruqiang Bao 表示：“納米片 pFET SiGe 通道比硅通道提供了 40% 的遷移率增加和 10% 的性能增益，同時降低了閾值電壓 (Vt) 并改善了負偏置溫度不穩(wěn)定性 (NBTI)。.

　　制造納米片 FET 提出了重大挑戰(zhàn)。在流程中，外延工具在襯底上沉積超薄、交替的 SiGe 和硅層，形成超晶格結(jié)構(gòu)。這種結(jié)構(gòu)可能具有三層、五層或更多層的每種材料。

　　微小的垂直鰭在超晶格結(jié)構(gòu)中被圖案化和蝕刻。然后，形成內(nèi)間隔物。在間隔蝕刻中，超晶格結(jié)構(gòu)中的 SiGe 層的外部部分被凹陷，然后用介電材料填充。

　　接下來，形成源極/漏極。然后，去除超晶格結(jié)構(gòu)中的 SiGe 層，留下構(gòu)成通道的硅基層或片。最后，通過沉積高k電介質(zhì)和金屬柵極材料形成柵極。

　　每一步都是一個挑戰(zhàn)。與所有工藝一樣，目標是開發(fā)沒有缺陷的芯片。這需要在晶圓廠中采用完善的工藝控制策略。

　　“較小節(jié)點的過程控制挑戰(zhàn)更大，”Brewer Science 質(zhì)量材料總監(jiān) Julie Ply 說?！斑@里有幾個原因：1）必須不斷降低檢測限以檢測較小節(jié)點中的有意義的信號；2) 過程信號可能需要進一步細化和減少，以提供更高水平的控制；3) 較小節(jié)點材料的價值通常會增加，這使得早期檢測和糾正比以往任何時候都更重要，以減輕潛在損失?！?/p>

　　在 3nm 及以后，該行業(yè)將需要新的創(chuàng)新和晶圓廠設(shè)備。其中有：

　　極紫外 (EUV) 光刻。使用 13.5nm 波長，EUV 已被用于在 7nm 和 5nm 處對微小特征進行圖案化。下一代版本 High-NA EUV 正在研發(fā)中，需要對 3nm 以上的更精細特征進行圖案化。

　　原子級處理。需要原子層沉積 (ALD) 以及下一代蝕刻技術(shù)來沉積和蝕刻結(jié)構(gòu)中的材料。

　　檢驗和計量。需要新的方法來尋找缺陷并對其進行測量。

　　圖 3：堆疊納米片 FET 的工藝流程。

　　資料來源：Leti/Semiconductor Engineering

　　晶體管制造只是 3nm 系統(tǒng)解決方案的一部分。芯片設(shè)計至關(guān)重要。片上互連、組裝和封裝必須將對器件和系統(tǒng)性能的影響降至最低。

　　有一些行之有效的提高系統(tǒng)帶寬的策略。例如，在許多系統(tǒng)中，處理器、DRAM 和其他設(shè)備都放置在板上。數(shù)據(jù)在處理器和內(nèi)存之間不斷移動，但有時這種交換會導(dǎo)致延遲和功耗增加。先進的封裝允許將內(nèi)存和處理器放置得更近，從而增加帶寬。

　　同時，對于小芯片，該設(shè)計使用更小的裸片和/或 IP 塊，并且是從頭開始開發(fā)的。然后，包裝公司或 IDM 重新聚合這些部件并將它們組裝到一個包裝中。與 SoC 不同，基于小芯片的設(shè)計本質(zhì)上是一個系統(tǒng)級封裝。AMD、英特爾和 Marvell 已經(jīng)發(fā)布了基于小芯片的產(chǎn)品。

　　盡管如此，這種異構(gòu)集成仍需要大量資源。在基于小芯片的設(shè)計中，芯片使用總線連接，每個芯片上都有一個接口。今天的設(shè)計使用專有的總線和接口，但正在開發(fā)開放的總線和接口。

　　“在所有這些方案中，數(shù)據(jù)通過控制數(shù)據(jù)流的接口電路傳遞。這包括添加控制信號、數(shù)據(jù)的序列化和反序列化、數(shù)據(jù)調(diào)節(jié)和數(shù)據(jù)糾錯。這些接口電路不可避免地會增加信號的延遲，”Imec 高級研究員兼研發(fā)副總裁 Eric Beyne 說。

　　在 IEDM，Imec 提出了解決該問題的方案——3D SoC。在一個示例中，Imec 設(shè)計了一種具有 256 個內(nèi)核的 3D 設(shè)計。但先進的設(shè)計能力是必要的?！斑@需要能夠同時處理兩種設(shè)計的專用 EDA 工具，在布局布線期間使用自動化工具進行系統(tǒng)分區(qū)和 3D 關(guān)鍵路徑優(yōu)化，這將小芯片提升到一個新的水平，”Imec 首席科學(xué)家 Dragomir Milojevic 說。

　　未來選擇

　　Chiplet 技術(shù)繼續(xù)發(fā)展，而晶體管擴展速度放緩。根據(jù)國際設(shè)備和系統(tǒng)路線圖 (IRDS)，除非有任何延遲，否則納米片 FET 預(yù)計將在三個技術(shù)世代中表現(xiàn)良好，從 2022 年的 3nm 節(jié)點到 2025 年的 2nm 和 2028 年的 1.5nm。

　　在 IEDM 的一篇論文中，TEL 概述了納米片的一種可能的縮放路徑。據(jù) TEL 稱，第一代納米片 FET 可以由三個納米片組成，每個納米片寬 30nm。該器件采用 48nm CPP 和 22nm 金屬間距。

　　然后，通過將器件縮放到 0.73X，第二代 4 片 FET 可以由 =>46nm CPP 和 =>18nm 金屬間距組成，該公司表示。第三代設(shè)備可以將這些尺寸放大 0.78 倍。

　　據(jù) IRDS 稱，到 2031 年，納米片 FET 可能不再以低功耗和低成本提供預(yù)期的性能。該路線圖預(yù)計將轉(zhuǎn)向新的晶體管——1nm 節(jié)點周圍的互補 FET (CFET)。

　　Imec 的路線圖講述了一個稍微不同的故事。該研究所計劃將納米片擴展到 2027 年，然后引入叉片 FET。然后，CFET 將在 2029 年左右出現(xiàn)。

　　通過設(shè)計和工藝優(yōu)化，納米片的擴展時間可能比預(yù)期的要長，從而消除了對叉片、CFET 或其他候選材料的需求。事實上，納米片 FET 可能是最后一種晶體管類型。

　　盡管如此，叉板和 CFET 顯示出巨大的潛力。這兩種技術(shù)都不同于現(xiàn)有的 GAA，后者對 nFET 和 pFET 使用不同的器件。

　　Imec 研究人員是 forksheet FET 背后的創(chuàng)新者，它在一個設(shè)備上具有兩個彼此相鄰的納米片 FET。一個納米片 FET（三片）由 pFET 組成，而另一個納米片（三片）由 nFET 組成。介電壁將 nFET 與 pFET 隔離開來。

　　“您可以在標準單元中擴展 NMOS 器件和 PMOS 器件之間的 n 到 p 空間，以創(chuàng)建更大的有源器件寬度，”Imec CMOS 技術(shù)高級副總裁 Sri Samavedam 說?！芭c納米片相比，它在相同的占位面積內(nèi)為您提供了更大的有效寬度，而且它還具有更低的寄生電容，與納米片相比，它具有約 10% 的性能優(yōu)勢。”

　　在晶圓廠中，叉片的制造方式與納米片非常相似，但有一個很大的不同。兩個納米片 FET 彼此相鄰制造。然后，在兩個結(jié)構(gòu)之間沉積氮化硅（SiN）材料，形成隔離區(qū)。

　　CFET 就像一個 3D 堆疊邏輯器件。在 CFET 中，您可能有六個納米片，它們垂直堆疊在同一個器件上。前三個納米片 FET 是 pFET，而后三個是 nFET。

　　TEL 的高級技術(shù)專家 Lars Liebmann 在 IEDM 的一篇論文中說：“通過垂直堆疊而不是橫向放置它們，CFET 消除了這種縮放障礙，并被視為成功納米片的有力競爭者?！?/p>

　　最近，英特爾發(fā)表了一篇關(guān)于 CFET 的論文，該 CFET 具有 13nm 寬的薄片和每個薄片之間的 9nm 間距。“該方法將出色的靜電與顯著減小單元尺寸的途徑相結(jié)合，”英特爾的 CY Huang 說。

　　CFET 有兩種不同的工藝流程，單片式和順序式。兩者都很復(fù)雜，而且并非所有的流程和工具今天都可以在商業(yè)上買到。開發(fā)它們需要大量資金。

　　單片方法涉及更復(fù)雜的 CMOS 流程?！皢纹?CFET 方法是指在同一晶片上構(gòu)建 NMOS 和 PMOS 器件，”Imec 的 Samavedam 說?！皟煞N器件的有源區(qū)和柵極都是自對準的。該流程需要幾個高縱橫比處理步驟，如沉積和蝕刻。這需要發(fā)展?！?/p>

　　在順序方法中，NMOS 和 PMOS 晶體管在單獨的晶片上進行處理，然后進行鍵合?！巴ㄟ^順序 CFET 方法，NMOS 和 PMOS 器件可以在單獨的晶片上形成，這樣它們就可以單獨優(yōu)化，就像具有不同的通道材料或襯底方向一樣，”Samavedam 說?！疤魬?zhàn)在于有源區(qū)域和柵極不是自對準的。它需要高精度的頂部和底部晶圓對齊和鍵合，以及連接頂部和底部器件柵極的新穎集成。由于每個器件都是單獨構(gòu)建的，因此順序 CFET 還需要更多的處理步驟。”

　　遙遠的未來選擇

　　多年來，業(yè)界一直在研究二維材料 FET。這些設(shè)備仍處于研發(fā)階段，只要它們實現(xiàn)商業(yè)可行性，它們可能會在 2030 年之后出現(xiàn)。

　　2D FET 類似于納米片 FET。最大的不同是通道基于過渡金屬二硫?qū)倩?(TMD) 材料，例如硫化鉬 (MoS 2 )、硒化鎢 (WSe 2 ) 和其他材料。TMD 可實現(xiàn)更薄的通道以實現(xiàn)柵極長度縮放以及高通道遷移率。

　　在 IEDM 上，英特爾描述了各種 2D FET，包括具有 5nm 柵極長度的納米帶 FET。在另一個示例中，英特爾描述了使用 WSe 2薄膜實現(xiàn) 141mV/dec 亞閾值擺動的 PMOS 器件。

　　Imec 的 Samavedam 談到了 2D FET 面臨的挑戰(zhàn)?！斑@些材料仍有許多基本材料問題需要解決，例如減少缺陷、可變性、提高溝道遷移率、形成低電阻接觸、摻雜和形成縮放的柵極電介質(zhì)。”

　　其他技術(shù)也在研發(fā)中，包括碳納米管 FET。在這些設(shè)備中，微小的納米管構(gòu)成了通道。與此同時，IBM 和三星最近描述了垂直 FET，其中柵極環(huán)繞垂直對齊的源極和漏極。兩家公司表示，由于這種 FET 中沒有晶體管電流橫向流動，因此晶體管密度和性能大幅提高。

　　結(jié)論

　　包括納米片 FET、2D-FET 和其他結(jié)構(gòu)在內(nèi)的先進晶體管結(jié)構(gòu)令人著迷。除了今天尚未發(fā)貨的 GAA FET 之外，CFET 似乎正在獲得動力，但這可能會改變。

　　可以肯定地說，雖然大多數(shù)研發(fā)架構(gòu)不會在商業(yè)上實施，但現(xiàn)在是開發(fā)和選擇 10 年內(nèi)最適合使用的架構(gòu)的時候了。最好的晶體管不僅僅是提供終極設(shè)備性能的晶體管。它還必須證明具有生產(chǎn)價值和成本效益。