近年來，隨著物聯(lián)網(wǎng)技術(shù)的加速普及，對降低端點設(shè)備中使用的微控制器單元 (MCU) 的功耗有著強烈的需求。與閃存相比，MRAM 用于寫入操作所需的能量更少，因此特別適合數(shù)據(jù)更新頻繁的應(yīng)用程序。然而，隨著 MCU 對數(shù)據(jù)處理能力的需求激增，改善性能和功耗之間的權(quán)衡的需求也在增加。因此，進(jìn)一步降低功耗仍然是一個緊迫的問題。

　　瑞薩電子公司也于日前宣布開發(fā)了兩種技術(shù)。分別是：1）采用斜坡脈沖（slope pulse ）應(yīng)用的自終止寫入方案，根據(jù)每個存儲單元的寫入特性自動自適應(yīng)終止寫入脈沖；2) 用于優(yōu)化位數(shù)的寫入序列，同時向其施加寫入電壓結(jié)合。

　　按照他們所說，這些技術(shù)可減少自旋轉(zhuǎn)移力矩磁性隨機存取存儲器 (STT-MRAM，以下簡稱 MRAM) 寫入操作的能量和電壓施加時間。在16 納米 FinFET邏輯工藝中嵌入 MRAM 存儲單元陣列的 20 兆位 (Mbit) 測試芯片上，其寫入能量減少了 72%，電壓施加時間減少了 50%。

　　于 12 月 13 日在 12 月 11 日至 15 日在舊金山舉行的 2021 年 IEEE 國際電子器件會議 (IEDM) 上，瑞薩電子展示了這些成就。下文描述了滿足這一需求的新 MRAM 寫入技術(shù)。

　　利用斜率脈沖的自終止寫入方案

　　二進(jìn)制數(shù)據(jù)通過使用磁隧道結(jié) (MTJ) 器件的高阻態(tài) (HRS) 和低阻態(tài) (LRS) 分別表示值 1 和 0 來存儲在 MRAM 中。之前，業(yè)界已經(jīng)提出了一種自終止寫入方案來減少寫入能量和電壓施加時間，通過在固定寫入電壓施加期間通過監(jiān)視存儲單元電流來檢測寫入完成，并且自動停止寫入電壓的施加。然而，與諸如存儲單元特性的變化和比較器電路檢測寫入完成的檢測精度等因素相關(guān)的問題阻礙了穩(wěn)定且一致的寫入完成檢測的成功實現(xiàn)。

　　為了解決這些問題，在傳統(tǒng)的自終止寫入中，MTJ 從 HRS 變?yōu)?LRS 的寫入操作期間不施加固定電壓，而是采用了隨時間逐漸上升的斜率電壓。這使得可以穩(wěn)定且一致地檢測寫入完成。即使由于存儲單元特性的變化和其他因素，存儲單元電流在狀態(tài)轉(zhuǎn)變之后沒有立即達(dá)到檢測器電路的檢測電平，隨后寫入電壓的逐漸上升也會增加存儲單元電流。這最終會超過檢測電平，從而能夠檢測到寫入完成并停止施加寫入電壓。

　　在狀態(tài)轉(zhuǎn)變?yōu)橄喾捶较虻膶懭氩僮髌陂g，從LRS到HRS，存儲單元電流從大電流變?yōu)樾‰娏?，因此使用斜率電壓脈沖的寫入完成檢測是不可能的。因此，采用電流源電路以傾斜的方式增加寫入電流，通過電壓檢測電路監(jiān)測寫入電壓，判斷是否超過預(yù)設(shè)判斷電壓來檢測寫入完成。

　　同時寫位數(shù)優(yōu)化技術(shù)

　　以前，MRAM 寫入電壓是根據(jù)存儲單元特性變化中最差的位寫入特性來確定的。這意味著需要高寫入電壓，并使用電荷泵電路來產(chǎn)生它。為了減少電荷泵電路的面積和功耗，例如將MRAM宏的寫入單元分成四組或更多組，依次施加每個寫入脈沖。然而，這增加了分區(qū)數(shù)的寫入電壓施加時間。

　　為了解決這個問題，瑞薩專注于通過允許高達(dá) 10% 的寫入失敗位來大幅降低寫入電壓這一事實。首先，通過降壓轉(zhuǎn)換器電路使用從MCU的IO電壓產(chǎn)生的低寫入電壓，同時向?qū)懭雴卧械乃形皇┘訉懭腚妷?。在這一步中，使用上一節(jié)中描述的帶有斜坡脈沖的自終止寫入方案，根據(jù)各個位的寫入特性執(zhí)行自終止寫入操作。接著，利用電荷泵電路產(chǎn)生的高寫入電壓對剩余的10%的位執(zhí)行寫入操作。由于采用這種技術(shù)，寫入電壓的施加分兩個階段完成，與將寫入單元分成四組或更多組的傳統(tǒng)方法相比，整體寫入電壓施加時間可減少50%或更多。此外，對于絕大多數(shù)位而言，該技術(shù)在寫操作時不需要耗電的電荷泵，而是使用降壓轉(zhuǎn)換器從外部電源電壓獲得的寫電壓。這有效地減少了寫入能量的消耗。

　　在采用 16 nm FinFET 邏輯工藝的 20 Mbit 嵌入式 MRAM 存儲單元陣列測試芯片上進(jìn)行的測量中，證實上述兩種技術(shù)的組合可將寫入能量降低 72%，并將寫入脈沖應(yīng)用時間縮短 50%。

　　瑞薩不斷開發(fā)增量技術(shù)，旨在將嵌入式 MRAM 技術(shù)應(yīng)用到 MCU 產(chǎn)品中。展望未來，瑞薩將努力進(jìn)一步提高容量、速度和電源效率，以適應(yīng)一系列新應(yīng)用。

　　走向MCU的新型存儲

　　我們來聊下新興的非易失性存儲器（eNVM）的進(jìn)展，在談eNVM之前，就不得不先談起嵌入式閃存（eFlash）。

　　現(xiàn)在幾乎所有的MCU細(xì)分市場現(xiàn)在都使用eFlash解決方案。什么是嵌入式閃存？內(nèi)置微控制器、SoC等元件的閃存一般為稱為“嵌入式閃存”。它與獨立式（Standalone）存儲器的最大區(qū)別在于是否將CMOS 邏輯作為平臺。

　　摩爾定律的趨勢要求晶體管不斷的向更小尺寸微縮，但嵌入式閃存的微縮化正在逼近極限。這主要是因為閃存的微縮化步伐趕不上CMOS 邏輯的微縮化。我們都知道，當(dāng)下CMOS 邏輯量產(chǎn)的最先進(jìn)技術(shù)節(jié)點為5納米，而閃存微控制器的量產(chǎn)代際還停留在40納米節(jié)點，加工尺寸的差距為8倍，技術(shù)代際的差距也至少有四代（假設(shè)代際區(qū)間為：7納米時代、14納米時代、28納米時代）。

　　與普通的邏輯半導(dǎo)體相比，由于嵌入式閃存的存儲單元采用具有特殊構(gòu)造的晶體管，在讀寫方面需要較高的電壓，理論上來講不易實現(xiàn)微縮化。此外，22納米世代以后CMOS 邏輯的晶體管全部立體化，為FinFET。用于嵌入式閃存的晶體管的研發(fā)技術(shù)極其困難。

　　于是，人們正在積極研發(fā)能夠替換嵌入式閃存的非易失性存儲技術(shù)（eNVM技術(shù)），包括相變存儲器（PCM），自旋轉(zhuǎn)移轉(zhuǎn)矩隨機存取存儲器（STT-RAM）、電阻式隨機存取存儲器（RRAM），以及英特爾的Optane等等。嵌入式非易失性存儲半導(dǎo)體（eNVM）技術(shù)的優(yōu)勢主要有兩點：首先，在生產(chǎn)多層線路時就將存儲元件埋入，不受晶體管技術(shù)的限制。其次，與閃存相比，讀寫所需電壓較低。因此，就28納米以后的技術(shù)世代而言，eNVM技術(shù)有望代替eFlash技術(shù)。

　　ePCM技術(shù)率先登上MCU舞臺

　　eNVM技術(shù)的最有力后補技術(shù)為STT-MRAM技術(shù)。而幾大晶圓廠也在積極擁抱eMRAM技術(shù)。在ISSCC 2020上，臺積電介紹了其32Mb MRAM的進(jìn)展；2020年3月，晶圓大廠格芯宣布，其22nmFD-SOI 平臺的嵌入式eMRAM已投入生產(chǎn)；2019年3月，三星推出首款商用eMRAM產(chǎn)品；英特爾也發(fā)布過關(guān)于MRAM研究的新論文。

　　按說STT-MRAM技術(shù)應(yīng)是各大MCU廠商的頭道菜，因為eMRAM比eFlash更快，更省電。不同于eFlash是一種前端技術(shù)，eMRAM的磁性存儲元件搭建于后端金屬層上，這就利于將其集成邏輯制程，F(xiàn)D-SOI不會對前端晶體管造成影響。但是，事情的發(fā)展卻不是如此！ePCM技術(shù)卻率先登上MCU舞臺。

　　根據(jù)pc.watch的報道，令人意外的是，在28納米世代以后的生產(chǎn)技術(shù)中，微控制器廠家率先發(fā)布的eNVM技術(shù)并不是STT-MRAM，而是ePCM（ePCM，Phase Change Memory）。微控制器廠家巨頭意法半導(dǎo)體在2018年12月發(fā)布稱，研發(fā)了一項車載嵌入式相變化存儲半導(dǎo)體，可代替28納米邏輯。

　　后來在2019年2月，意法半導(dǎo)體又宣稱，開始量產(chǎn)28納米世代的32bit微控制—-“Stellar”系列?！癝tellar”系列不采用嵌入式閃存，作為42MB的微控制器，可內(nèi)置容量極大的嵌入式PCM。首代產(chǎn)品內(nèi)置了16MB的大容量PCM，內(nèi)置了6核Arm Cortex-R52（最大作業(yè)周波數(shù)400MHz）、8MB的RAM。工作溫度范圍：-40℃～+165℃，滿足車載信賴性要求“0”（Auto Grade 0）。工藝技術(shù)采用28納米世代的FD-SOI CMOS技術(shù)。

　　車載32bit微控制器“Stellar”系列的概要。（圖片出自：意法半導(dǎo)體公示資料。）

　　通過pc.watch的報道我們發(fā)現(xiàn)，ePCM技術(shù)的優(yōu)勢在于存儲元件的結(jié)構(gòu)較簡單。僅包含上下電極、且層數(shù)在五層以下。然而，STT-MRAM技術(shù)下的存儲元件結(jié)構(gòu)復(fù)雜、層數(shù)至少在10層左右。以上這種差異會直接影響產(chǎn)量。

　　此外，從外部施加磁性（用途為電機控制方向）時，ePCM技術(shù)不需要防護(hù)罩（Shield）。STT-MRAM技術(shù)下，僅靠硅片的話，抗磁性較弱。在電機控制方面，有些使用場景下會需要使用磁性防護(hù)層的封裝模式。這會增加封裝的成本。

　　PCM技術(shù)緣何能走進(jìn)車載存儲半導(dǎo)體？

　　一直以來人們普遍認(rèn)為PCM技術(shù)不適用于車載半導(dǎo)體。PCM是利用被稱為“Chalcogenaide”的化合物（合金）在結(jié)晶狀態(tài)和非結(jié)晶狀態(tài)（Amorphous）時巨大的導(dǎo)電性差異來存儲數(shù)據(jù)的。

　　通過控制加熱和冷卻來改變化合物的狀態(tài)變化。轉(zhuǎn)為非結(jié)晶狀態(tài)（數(shù)字“0”）的動作被稱為“重啟（Reset）”。在“重啟（Reset）”動作下，在極短的時間內(nèi)對“Chalcogenaide”合金進(jìn)行迅速高溫加熱、并在極短的時間內(nèi)迅速使其冷卻。轉(zhuǎn)為結(jié)晶狀態(tài)（數(shù)字“1”）的動作被稱為“啟動（Set）”。在“啟動（Set）”動作下，對“Chalcogenaide”合金以稍長的時間、較低的溫度進(jìn)行加熱，且以稍長的時間慢慢使其冷卻（此處的時間和溫度是相對于“重啟”的）。

　　相變化存儲半導(dǎo)體（PCM）的存儲結(jié)構(gòu)（概念圖）。“Chalcogenaide”化合物的薄膜與加熱器的金屬膜通過上下電極連接。“Chalcogenaide”合金在結(jié)晶狀態(tài)下電阻低、在非結(jié)晶狀態(tài)下的電阻較高。（圖片出自：pc.watch）

　　相變化存儲半導(dǎo)體（PCM）的存儲原理。通過控制加熱&冷卻的溫度和時間，反復(fù)循環(huán)非結(jié)晶狀態(tài)（左側(cè)）和結(jié)晶狀態(tài)（右側(cè)）。（圖片出自：意法半導(dǎo)體公開資料。）

　　標(biāo)準(zhǔn)情況下，PCM中采用的“Chalcogenaide”化合物為Ge2Sb2Te5，且Ge（鍺）、sb（銻）、Te（碲）以2:2:5的比例混合。多被表示為“GST-225”、“GST225”。“GST-225”的相變化需要的時間極短，為數(shù)十ns（納秒），相變化次數(shù)為100萬甚至更多。

　　GST-225的結(jié)晶溫度較低，為150度，那么采用了GST-225的PCM的使用溫度上限則為+100度左右。因此，可用于消費類電子（因為其溫度的使用上限為+70度或85度），但是，很難應(yīng)用于上限溫度為+105度的工業(yè)領(lǐng)域。更無法應(yīng)用于上限溫度為+125度、+150度的車載方面。以上是關(guān)于PCM的常識。

　　超耐熱PCM材料的發(fā)明顛覆了PCM的以上常識。意法半導(dǎo)體研發(fā)了一款結(jié)晶溫度更高的GST材料，此款材料具有較高的Ge（與GST-225相比）含量，并應(yīng)用到了嵌入式PCM（意法半導(dǎo)體內(nèi)部稱之為“Ge Rich GST”或者“T合金”）?！癎e Rich GST”的結(jié)晶溫度高達(dá)+370度。運用此次研發(fā)成果，使?jié)M足車規(guī)半導(dǎo)體信賴性級別“0”（Auto Grade 0)的PCM內(nèi)置微微控制器的量產(chǎn)得以實現(xiàn)。

　　滿足車載半導(dǎo)體信賴性級別“0”的嵌入式PCM材料（e PCM）的概要。（圖片出自：意法半導(dǎo)體公示資料。）

　　面積減半的ePCM

　　此外，意法半導(dǎo)體還在2020年12月召開的國際學(xué)會---IEDM 2020上公布了將存儲單元格面積減半的嵌入式PCM技術(shù)（ePCM）。意法半導(dǎo)體在2018年12月召開的IEDM 2018上公布的第一代ePCM技術(shù)，其存儲單元格的面積是0.0372um。

　　在2020年12月的IEDM上發(fā)布的ePCM技術(shù)（姑且稱之為“第二代”）的存儲單元格面積極小，為0.0192um。在以往的國際學(xué)會、學(xué)會論文中公布的所有嵌入式非易失性存儲半導(dǎo)體中（包含嵌入式閃存），0.0192um是面積最小的。二代存儲單元格的面積僅為第一代的53%。CMOS 邏輯雖然也采用了同樣的生產(chǎn)技術(shù)（28納米世代的FC SOI CMOS 工藝），但ePCM技術(shù)下的存儲單元格面積減小了幾乎一半。

　?。▓D片出自：pc.watch）

　　上圖是存儲容量達(dá)16MB（128Mbit）的嵌入式PCM micro硅片圖片。左側(cè)是IEDM 2018上發(fā)布的第一代產(chǎn)品、右側(cè)是IEDM 2020上發(fā)布的第二代產(chǎn)品。二者都出自IEDM論文。但是，左右兩圖的縮小比例不一致。

　　第一代和第二代的最大區(qū)別在于單元選擇器和選擇器的分離。第一代的選擇器為n 型channel MOS FET。由于是FD SOI，因此即使施加Back Body Bias，存儲單元選擇器還是標(biāo)準(zhǔn)的。

　　在第二代中，由于存儲單元選擇器較小，因此單元選擇器為縱型pnp 雙極晶體管（Bipolar Transistor）。FD SOI的p阱（Well）為集電極（Colletcor）、n阱為基極（Base）、p型擴散層為發(fā)射極（Emitter）。為了能夠與CMOS Logic進(jìn)行工藝互換，留下了與n Channel MOS同樣的虛擬柵極(Dummy Gate)。

　　此外，采用極其淺的溝槽（被稱為SSTI，Super-Shallow Trench Isolation）來分離位線（BitLine）間的元件，因此縮短了位線間的距離。每4根位線匯集在一起，且通過SSTI與其他位線相分離。就字線的元件分離而言，與之前一樣，采用STI（Shallow Trench Isolation）。通過以上努力，大幅度縮短了存儲單元的面積。

　　意法半導(dǎo)體研發(fā)的嵌入式PCM（ePCM）技術(shù)比較。

（表格出自：筆者根據(jù)IEDM上發(fā)布的論文、演講內(nèi)容制作了此表。）

　　在IEDM 2020上，有論文和演講中提到了16MB Macro的生產(chǎn)良率隨時間的變化情況，良率已經(jīng)幾乎接近100%。即，在ePCM的生產(chǎn)中，在CMOS 邏輯上追加的薄膜僅有兩片。

　　運用第二代ePCM技術(shù)生產(chǎn)的16MBMacro的良率推移表，可以看出良率幾乎接近100%。（圖片出自：IEDM 2020發(fā)布論文。）

　　雖然ePCM技術(shù)確實取得了一定的進(jìn)展，包括在材料以及面積上等等，但是，要將ePCM技術(shù)推廣到半導(dǎo)體市場上，還有一些不確定因素。意法半導(dǎo)體盡管在從事著28納米世代的FD SOI CMOS邏輯的代工業(yè)務(wù)，但不確定其是否會提供ePCM技術(shù)。

　　另一方面，如上文所提到的，由于已經(jīng)有多家經(jīng)驗豐富的Foundry企業(yè)同時提供28納米世代和22納米世代的邏輯半導(dǎo)體，因此從微控制器廠家、半導(dǎo)體控制器廠家的立場來看，嵌入式STT-MRAM技術(shù)使用起來更容易些。

　　所以，目前，尚不清楚哪種存儲技術(shù)將成為這場戰(zhàn)斗的贏家，因為一項技術(shù)的推動需要芯片制造商、技術(shù)許可方、晶圓代工廠，工具和設(shè)備制造商等多個產(chǎn)業(yè)鏈的支持才行。